Cadence業(yè)界首創(chuàng)功耗簽收工具整合靜態(tài)時(shí)序分析功能
緊隨5月份推出Tempus時(shí)序簽收解決方案的步伐，Cadence公司日前又快馬加鞭推出其設(shè)計(jì)簽收和收斂的第二項(xiàng)重大新產(chǎn)品—電源完整性解決方案Voltus IC Power Integrity Solution，旨在幫助解決設(shè)計(jì)人員所面臨的功耗挑戰(zhàn)。Cadence芯片簽收與驗(yàn)證部門產(chǎn)品營銷總監(jiān)Jerry Zhao在接受本刊采訪時(shí)表示，新的電源完整性分析引擎具有更大規(guī)模的并行執(zhí)行能力，可將性能提高10倍，并支持10億門設(shè)計(jì)規(guī)模。目前，Voltus技術(shù)已經(jīng)通過臺積電對16納米FinFET工藝(設(shè)計(jì)規(guī)則手冊第0.5版)的IR壓降分析和精度以及電遷移規(guī)則方面的驗(yàn)證。
在傳統(tǒng)概念中，時(shí)序驗(yàn)證和功耗驗(yàn)證是分開的。但與其他廠商只提供點(diǎn)工具不同的是，這次Cadence的功耗整合性分析方案也同時(shí)把靜態(tài)時(shí)序分析考慮進(jìn)去，是一套完整的electrical簽收解決方案，在業(yè)界也尚屬首次。Voltus可在任何設(shè)計(jì)工具上使用，即便采用其他廠商的工具，也不影響其驗(yàn)證效果。當(dāng)然，如果能夠結(jié)合Cadence IC(Encounter、Virtuoso和Palladium)、Package、PCB和其它系統(tǒng)工具，將會使設(shè)計(jì)團(tuán)隊(duì)在整個(gè)產(chǎn)品開發(fā)周期更好地管理芯片設(shè)計(jì)的電源問題，以取得更快的設(shè)計(jì)收斂。據(jù)透露，Freescale、IDT等公司已開始部署此類工具。
Voltus方案大幅提高驗(yàn)證速度和電路規(guī)模的秘密來自multi-threaded(多線程)、distributed processing(分布式運(yùn)算)和Hierarchical analysis(分層分析)技術(shù)。Jerry說，驗(yàn)證階段處于整個(gè)設(shè)計(jì)流程的末端，工具性能越強(qiáng)，速度越快，設(shè)計(jì)人員的壓力就越小。但當(dāng)前客戶普遍的反饋是功耗驗(yàn)證產(chǎn)品不多，工藝越先進(jìn)，設(shè)計(jì)復(fù)雜度越高，設(shè)計(jì)技巧越豐富，他們花費(fèi)在功耗驗(yàn)證階段的時(shí)間就越長—90nm工藝時(shí)，不足一天；28nm工藝時(shí)，至少需要數(shù)天，完全跟不上設(shè)計(jì)者需求。
除性能外，精度和收斂是設(shè)計(jì)人員關(guān)心的另外兩個(gè)要素。Cadence方面稱，由于解決了matrix solver、power grid RC extraction和instance power distribution問題，Voltus方案的精度可達(dá)SPICE級，完全能夠提供最準(zhǔn)確的電源簽收結(jié)果。鑒于其與Tempus屬于同系列產(chǎn)品，如果能配套使用，就能在最大程度上摒棄之前采用多家方案的“零敲碎打”型設(shè)計(jì)流程，大幅減少驗(yàn)證時(shí)間。此外，Voltus具備的Physically-aware電源完整性優(yōu)化特點(diǎn)，例如早期電源網(wǎng)格分析、去耦合電容和電源門控分析，則可提高物理實(shí)現(xiàn)質(zhì)量和加快設(shè)計(jì)收斂。
“低功耗設(shè)計(jì)需要從系統(tǒng)級角度加以考慮，時(shí)序和功耗分析/驗(yàn)證只是其中一部分，設(shè)計(jì)人員還要考慮封裝、布局布線等多重因素。因此，Voltus方案如何與Cadence其他工具有機(jī)結(jié)合，也是我們在開發(fā)此工具時(shí)考慮的重點(diǎn)?！币圆季植季€為例，Voltus可通過3種方法對其進(jìn)行分析：ERA(early rail analysis)、De-cap和PSO(power gate switch)，這些都是低功耗設(shè)計(jì)的方法，Voltus在設(shè)計(jì)中均給予了考慮。此外，與Encounter/Allegro結(jié)合，可為包括芯片、封裝和PCB在內(nèi)的設(shè)計(jì)提供電源完整性解決方案；與Virtuoso結(jié)合，可分析模擬混合信號SoC設(shè)計(jì)中的定制/模擬IP；與Palladium功能一起使用，可通過真實(shí)功耗激勵(lì)進(jìn)行精確的IC芯片電源完整性分析。
Jerry指出，目前的很多設(shè)計(jì)可以說對邏輯是“相連的”，因?yàn)樗辛鞒潭继幚磉壿嬓畔?，可以自?dòng)完成；但對功耗來說是“不相連”的，因?yàn)獒槍γ總€(gè)流程，功耗問題都是獨(dú)立的，并相互影響。因此，有效的低功率設(shè)計(jì)要求設(shè)計(jì)團(tuán)隊(duì)、IP供應(yīng)商以及工具和解決方案提供商之間展開協(xié)作。只有通過實(shí)施連貫一致的方法，并將這些方法運(yùn)用在供應(yīng)鏈賴以存在的整個(gè)工具領(lǐng)域，電子行業(yè)才能真正解決低功率設(shè)計(jì)所面臨的不斷增長的挑戰(zhàn)。
