近日，微電子所集成電路先導(dǎo)工藝研發(fā)中心（十室）在集成電路面向7納米及以下技術(shù)代的“Post-FinFET”器件研究中取得重要進(jìn)展。 

　　FinFET器件是當(dāng)前16/14納米節(jié)點集成電路工藝技術(shù)的關(guān)鍵架構(gòu)。由于溝道靜電勢控制問題，7納米及以下技術(shù)代的研發(fā)面臨嚴(yán)重的技術(shù)挑戰(zhàn)。環(huán)柵納米線器件因具有優(yōu)異的靜電完整性和彈道輸運特性，被公認(rèn)為最有希望取代FinFET并應(yīng)用在7納米以下節(jié)點的理想器件結(jié)構(gòu)。但環(huán)柵納米線器件因其獨特的三維懸浮納米線溝道以及全包圍環(huán)柵結(jié)構(gòu)，導(dǎo)致難以直接利用現(xiàn)有的準(zhǔn)平面工藝實現(xiàn)大規(guī)模的產(chǎn)業(yè)集成。因此，開發(fā)與當(dāng)前16/14納米 FinFET主流工藝相兼容的納米線器件集成技術(shù)已成為“Post-FinFET”時代集成電路先導(dǎo)工藝研究的重要方向之一。 

　　在國家科技重大專項02專項項目“16/14納米基礎(chǔ)技術(shù)”的支持下，微電子所在主流16/14納米全后柵高k金屬柵FinFET工藝技術(shù)研發(fā)上取得多項重要成果。十室殷華湘研究員的團(tuán)隊創(chuàng)新性提出了兩種納米線器件集成技術(shù)：堆疊準(zhǔn)納米線器件（S-FinFET）技術(shù)和替代柵（RMG）中納米線溝道后釋放技術(shù)，得到了業(yè)界的廣泛關(guān)注。 

　　堆疊準(zhǔn)納米線器件（圖1）兼具傳統(tǒng)FinFET器件的產(chǎn)業(yè)化可制造性和類似常規(guī)納米線器件的溝道靜電勢可控性?？蒲腥藛T在微電子所先導(dǎo)工藝研發(fā)平臺上成功制備出最小物理柵長為14納米的器件，其SS和DIBL參數(shù)分別達(dá)到75mV/dec和62mV/V，參數(shù)分布離散性接近常規(guī)FinFET器件。該成果發(fā)表在2015年的Nanoscale Research Letter上[1]，得到了審閱者的高度推薦，稱“有可能成為下代FinFET技術(shù)的重要技術(shù)之一”。 

　　替代柵（RMG）中納米線溝道后釋放技術(shù)（圖2）突破了長期以來困擾產(chǎn)學(xué)研界實現(xiàn)納米線器件大規(guī)模產(chǎn)業(yè)集成的工藝限制，最大化兼容現(xiàn)有FinFET基線工藝，實現(xiàn)了高k金屬柵的均勻集成并可應(yīng)用于高密度的電路集成，具有重要的實用價值。該技術(shù)在微電子所先導(dǎo)工藝研發(fā)平臺上成功進(jìn)行了實驗制備，所集成的器件具有接近理想的橢圓形貌溝道及優(yōu)異的亞閾值特性。該成果在2015年的IEICE Electronics Express上進(jìn)行了報道[2]。 

　　[1] XU W, YIN H, MA X, et al. Novel 14-nm Scallop-Shaped FinFETs (S-FinFETs) on Bulk-Si Substrate [J]. Nanoscale Research Letters, 2015, 10(1): 249. 

　　[2] MA X, YIN H, HONG P. Gate-All-Around Silicon Nanowire Transistors with channel-last process on bulk Si substrate [J]. IEICE Electronics Express, 2015, 12(7): 20150094-. 

圖1.堆疊準(zhǔn)納米線（S-FinFET）器件三維結(jié)構(gòu)示意圖與集成流程（左）； 

S-FinFET器件的SS和DIBL參數(shù)與常規(guī)FinFET器件的比較（中）； 

成功制備的S-FinFET器件的TEM截面圖（右） 

　　圖2. 在RMG中形成并釋放納米線溝道的流程示意圖，以及制備的器件IdVg曲線和結(jié)構(gòu)TEM截面圖。