超高速模擬數(shù)字轉(zhuǎn)換器（ADC）和數(shù)字模擬轉(zhuǎn)換器（DAC）是下一代光通信及無(wú)線寬帶領(lǐng)域的核心芯片，在大數(shù)據(jù)中心、以太網(wǎng)光互聯(lián)、短距離互聯(lián)通訊等領(lǐng)域有著廣泛應(yīng)用。美、日等國(guó)自上世紀(jì)60、70年代起始終占據(jù)該領(lǐng)域的技術(shù)最高點(diǎn)。 

　　微電子所于2006年在劉新宇研究員帶領(lǐng)下成立了超高速數(shù)模混合電路研發(fā)團(tuán)隊(duì)，以實(shí)現(xiàn)AD/DA研制的整體跨越為目標(biāo)。經(jīng)過(guò)近10年的技術(shù)積累，團(tuán)隊(duì)在超高速ADC/DAC的設(shè)計(jì)方法、理論分析方法以及封裝測(cè)試等方面積累了豐富的研究經(jīng)驗(yàn)，在國(guó)內(nèi)外一流學(xué)術(shù)刊物上發(fā)表了20多篇學(xué)術(shù)論文，申請(qǐng)了20余項(xiàng)發(fā)明專利，建立起了通用采樣率為Gsps的數(shù)?；旌想娐返脑O(shè)計(jì)分析和測(cè)試評(píng)估平臺(tái)。 

　　在國(guó)家“863”項(xiàng)目的支持下，團(tuán)隊(duì)的研究工作取得了突破性進(jìn)展，成功研制出超高采樣率、寬頻帶的30Gsps 6bit ADC/DAC芯片，大大縮短了與先進(jìn)國(guó)家的技術(shù)差距，為我國(guó)在該領(lǐng)域擺脫國(guó)外技術(shù)壁壘限制增加了關(guān)鍵性的籌碼，對(duì)下游產(chǎn)業(yè)的發(fā)展起到了極大的促進(jìn)作用。該芯片的使用簡(jiǎn)單靈活，可實(shí)現(xiàn)并行多波段／多波束運(yùn)行，并可提供較高的動(dòng)態(tài)范圍。目前，該芯片已在武漢郵電科學(xué)院構(gòu)建的1Tb/s相干光OFDM傳輸驗(yàn)證平臺(tái)上實(shí)現(xiàn)應(yīng)用驗(yàn)證。 

　　圖1. 30Gsps 6bit ADC的實(shí)物照片和高頻測(cè)試結(jié)果 

　　30Gsps 6bit ADC芯片面積為3.9mm x 3.3mm ，采用4路交織技術(shù)，子ADC采用自主創(chuàng)新的折疊內(nèi)插架構(gòu)。芯片內(nèi)部集成三項(xiàng)誤差校準(zhǔn)電路，通過(guò)與FPGA配合可實(shí)現(xiàn)通道之間的自動(dòng)校準(zhǔn)。芯片輸出采用24路高速串行數(shù)據(jù)接口，支持在30GSps采樣率下全速率輸出。芯片的最高采樣率為30Gsps，每秒可產(chǎn)生300億次模數(shù)轉(zhuǎn)換，總功耗為8W。該款芯片的-3dB帶寬為18GHz。在30Gsps采樣率下，低頻有效位達(dá)到5bit ，高頻有效位大于3.5bit ，無(wú)雜散動(dòng)態(tài)范圍（SFDR）大于35dBc。 

　　圖2. 30Gsps 6bit DAC的實(shí)物照片和SFDR測(cè)試結(jié)果 

　　30Gsps 6bit DAC的芯片面積為3mm x 2.8mm，采用了分段式電流舵DAC架構(gòu)。該芯片集成24路高速串行數(shù)據(jù)接收器，以及4-1MUX高速電路，支持在30GSps采樣率下全速率輸出。該芯片還集成了占空比校正和延遲偏差校準(zhǔn)電路。測(cè)試結(jié)果表明芯片在30Gsps 采樣率下工作時(shí)，低頻無(wú)雜散動(dòng)態(tài)范圍（SFDR）達(dá)到44dBc，在第一奈奎斯特區(qū)內(nèi)SFDR大于28.5dBc。芯片總功耗6.2W。