近日，微電子所集成電路先導(dǎo)工藝研發(fā)中心在源漏接觸技術(shù)研究方面取得重要進(jìn)展。 

　　隨著集成電路制造技術(shù)進(jìn)入10納米及以下節(jié)點(diǎn)，器件寄生電阻已超過溝道電阻使得器件延遲與功耗顯著增大。阻率可降低源漏寄生電阻，對(duì)提升器件性能具有重要意義。提高Si表面雜質(zhì)激活濃度（N_s）以有效增加接觸界面的載流子隧穿概率，是減小接觸電阻率最重要的方法之一。目前，國(guó)際上產(chǎn)業(yè)和學(xué)術(shù)界研發(fā)人員主要通過離子注入、高濃度原位摻雜和/或先進(jìn)激光退火技術(shù)來提高N_s，工藝復(fù)雜、對(duì)工藝設(shè)備要求較高且增加了制造成本。 

　　基于以上問題，微電子所先導(dǎo)中心羅軍研究員團(tuán)隊(duì)創(chuàng)新性利用氧化過程中眾所周知的雜質(zhì)分凝（Dopant Segregation, DS）現(xiàn)象，在源漏接觸形成之前采用一步原位水汽氧化工藝（In-situ steam generation, ISSG），提高了半導(dǎo)體襯底表面的N_s。該工藝基于n⁺-Si襯底，利用Si在氧化過程中，P雜質(zhì)在Si中的平衡濃度大于在SiO₂中的平衡濃度，使得氧化后P雜質(zhì)分凝于n⁺-Si表面，從而將N_s提高~1倍、接觸電阻率降低了~34.83%（圖1）。ISSG氧化工藝簡(jiǎn)單易行，與現(xiàn)有CMOS集成工藝完全兼容，將此方法應(yīng)用于提高N_s從而降低源漏寄生電阻具有很高的應(yīng)用價(jià)值，該研究結(jié)果也獲得7位審稿人一致認(rèn)可。 

　　基于該研究成果的論文“A Novel Method to Reduce Specific Contact Resistivity of TiSi_x/n⁺-Si contacts by Employing An In-situ Steam Generation Oxidation Prior to Ti Silicidation”近期發(fā)表在國(guó)際微電子器件領(lǐng)域的高水平期刊《IEEE Electron Device Letters》上（DOI: 10.1109/LED.2021.3081701）。微電子所先導(dǎo)中心博士研究生張丹為該文章的第一作者，羅軍研究員為該文章的通訊作者。 

　　同時(shí)，團(tuán)隊(duì)對(duì)DS現(xiàn)象降低源漏接觸電阻率的機(jī)理進(jìn)行了深入研究，成功解答了長(zhǎng)期困擾該領(lǐng)域研發(fā)人員的一個(gè)難題：當(dāng)使用與Si襯底摻雜類型相反的雜質(zhì)形成DS以調(diào)整肖特基勢(shì)壘高度時(shí)，會(huì)形成silicide/n⁺-Si/p-Si或者silicide/p⁺-Si/n-Si結(jié)構(gòu)，此結(jié)構(gòu)究竟是肖特基結(jié)還是PN結(jié)？團(tuán)隊(duì)通過肖特基結(jié)與PN結(jié)在開關(guān)時(shí)載流子響應(yīng)速度的差異，搭建電路進(jìn)行測(cè)試，發(fā)現(xiàn)形成DS后的結(jié)構(gòu)仍為肖特基結(jié)（圖2）。雖然界面處的DS層與襯底摻雜類型相反，但由于其厚度很薄，并沒有改變結(jié)的性質(zhì)。 

　　基于該研究成果的論文“NiSi/p⁺-Si(n⁺-Si)/n-Si(p-Si) Diodes with Dopant Segregation (DS): PN or Schottky Junctions?”近期也發(fā)表在國(guó)際微電子器件領(lǐng)域的高水平期刊《IEEE Transactions on Electron Devices》上（DOI: 10.1109/TED.2021.3075199）。微電子所先導(dǎo)中心博士研究生張丹為該文章的第一作者，羅軍研究員為該文章的通訊作者。