鐵電晶體管（FeFET）具有非易失性數(shù)據(jù)存儲(chǔ)、納秒級(jí)的編程/擦除速度、低功耗操作、超長(zhǎng)的數(shù)據(jù)保存時(shí)間以及與CMOS工藝兼容等優(yōu)點(diǎn)，被認(rèn)為是未來非易失存儲(chǔ)器應(yīng)用的候選器件。在5nm技術(shù)節(jié)點(diǎn)以下，由于器件柵長(zhǎng)（小于18納米）和鐵電薄膜厚度（大約10納米）相近，基于FinFET和水平環(huán)柵晶體管（GAAFET）的FeFET無法進(jìn)一步微縮，而垂直環(huán)柵晶體管（VGAAFET）不受柵長(zhǎng)的約束，同時(shí)在3D集成和布線上有明顯優(yōu)勢(shì)，具有大幅增加集成度的潛力，因此更適合5納米技術(shù)節(jié)點(diǎn)以下的FeFET結(jié)構(gòu)。 

　　 微電子所集成電路先導(dǎo)工藝研發(fā)中心朱慧瓏研究員團(tuán)隊(duì)利用自主研發(fā)的集成工藝，制造出了具有自對(duì)準(zhǔn)柵極的鐵電垂直環(huán)柵納米晶體管（Fe-VSAFET），其中包括柵長(zhǎng)為40納米，溝道厚度為16納米的納米片和直徑為30納米的納米線兩類器件。該器件具有小于pA級(jí)的漏電，大于10⁷的開關(guān)比，100ns級(jí)的編程/擦除速度，和2.3V的最大存儲(chǔ)窗口等優(yōu)異的電學(xué)特性,并且制程工藝與主流CMOS兼容。該成果近日以“Ferroelectric Vertical Gate-All-Around Field-Effect-Transistors with High Speed, High Density, and Large Memory Window”為題發(fā)表在《IEEE Electron Device Letters》上（DOI: 10.1109/LED.2021.3126771）。微電子所博士生黃偉興為該文第一作者，朱慧瓏研究員、張永奎高級(jí)工程師為該文通訊作者。 

　　該成果得到中科院戰(zhàn)略先導(dǎo)專項(xiàng)預(yù)研項(xiàng)目和微電子所所長(zhǎng)基金項(xiàng)目資助。  

　　　論文鏈接：https://ieeexplore.ieee.org/document/9611160  

　　圖1.（a）Fe-VSAFET器件結(jié)構(gòu)圖，（b）-（e）Fe-VSAFET的TEM頂視和截面圖 

圖2.（a）Fe-VSAFET直流電壓掃描測(cè)試，（b）Fe-VSAFET脈沖編程/擦除特性測(cè)試，（c）Fe-VSAFET脈沖編程/擦除閾值電壓累積分布函數(shù)，（d）Fe-VSAFET保留時(shí)間測(cè)試