受制于傳統(tǒng)馮諾依曼架構(gòu)下“存儲墻”問題，芯片的算力難以進(jìn)一步提升，限制了大數(shù)據(jù)以及人工智能等新興信息技術(shù)產(chǎn)業(yè)的發(fā)展。存內(nèi)計(jì)算是非馮諾依曼架構(gòu)下提高芯片算力的一種有效途徑，基于鐵電晶體管（Fe-FET）的存算融合電路由于具有低功耗、高CMOS兼容性以及無損讀出等優(yōu)點(diǎn)，被認(rèn)為是極具潛力的一種存內(nèi)計(jì)算的技術(shù)方向?，F(xiàn)已報(bào)道的Fe-FET存算電路多為單模機(jī)制。實(shí)現(xiàn)邏輯門電路往往需要多器件集成，或外圍電路輔助來獲得高效的存算功能。且在實(shí)現(xiàn)存算單元電路的重構(gòu)過程中面臨方案復(fù)雜、重構(gòu)邏輯種類有限的挑戰(zhàn)。 

　　中科院微電子所集成電路先導(dǎo)工藝研發(fā)中心殷華湘研究員團(tuán)隊(duì)提出一種同時(shí)實(shí)現(xiàn)電荷俘獲（CT）與鐵電極化反轉(zhuǎn)（PS）耦合的新型多模態(tài)Fe-FinFET存算一體器件。通過時(shí)域連續(xù)柵壓VGSA與VGSB變化實(shí)現(xiàn)晶體管CT與DS空間上的耦合運(yùn)算，獲得基于Fe-FinFET的單器件（1T）存算一體單元電路。進(jìn)而通過改變柵壓幅值或脈寬，實(shí)現(xiàn)對晶體管CT與DS耦合幅度調(diào)控，獲得不同的溝道電導(dǎo)分布，實(shí)現(xiàn)可重構(gòu)的多種布爾邏輯運(yùn)算?；诖诵聶C(jī)制，研究團(tuán)隊(duì)成功在2T單元電路上獲得全部16種布爾邏輯運(yùn)算，并應(yīng)用該技術(shù)，在4T單元上實(shí)現(xiàn)了可重構(gòu)的一位加法器和減法器算術(shù)邏輯運(yùn)算功能。相比基于常規(guī)CMOS晶體管的傳統(tǒng)功能電路（僅加法器需要30T）大幅減小了硬件開銷并顯著提升能效，為未來后摩爾極低功耗器件和電路技術(shù)突破提供了一種創(chuàng)新技術(shù)方案。 

　　該成果近日以“A Polarization-Switching, Charge-Trapping, Modulated Arithmetic Logic Unit for In-Memory Computing Based on Ferroelectric Fin Field-Effect Transistors”為題發(fā)表在國際著名期刊《ACS Applied Materials & Interfaces》上（DOI: 10.1021/acsami.1c20189，中科院一區(qū)）。微電子所張兆浩助理研究員為該文第一作者，殷華湘研究員、張青竹副研究員為該文通訊作者。 

　　該研究得到了國家自然科學(xué)基金后摩爾重大研究計(jì)劃及青年項(xiàng)目的資助。  

圖（a）新型PS-CT多模態(tài)存算一體FinFET器件結(jié)構(gòu)及原理；（b）結(jié)構(gòu)TEM表征圖；（c）p以及n型可重構(gòu)PS-CT存算一體器件在不同V_GSA與V_GSB輸入組合下獲得的不同溝道電導(dǎo)分布圖；（d）基于1T p型PS-CT FinFET實(shí)現(xiàn)XOR布爾邏輯運(yùn)算的操作方案及電學(xué)結(jié)果；（e）基于4T的可重構(gòu)加/減法器算術(shù)邏輯運(yùn)算單元構(gòu)建方案及電學(xué)結(jié)果