| 論文編號: | TN919.3 |
| 第一作者所在部門: | 二室 |
| 論文題目: | 一種（5,2,3）網(wǎng)格碼CMOS電路模擬譯碼器 |
| 論文題目英文: | |
| 作者: | 楊曙輝;李學(xué)華;仇玉林 |
| 論文出處: | |
| 刊物名稱: | 信號處理 |
| 年: | 2009 |
| 卷: | |
| 期: | 4 |
| 頁: | 6，526-531 |
| 聯(lián)系作者: | |
| 收錄類別: | |
| 影響因子: | |
| 摘要: | 基于后驗(yàn)概率算法,采用CMOS工藝,通過晶體管級的模擬電路設(shè)計,構(gòu)造了完整的（5,2,3）網(wǎng)格碼模擬概率譯碼器。詳細(xì)分析了部分單元電路的工作原理,并給出了模擬譯碼器的譯碼性能。當(dāng)信噪比大于4.8dB時,對于950KHz的輸入信號,輸出沒有錯誤。當(dāng)輸入信號為6MHz時,誤碼率約為10^-4,工作速度最大可達(dá)20MHz。在5V工作條件下,譯碼器功耗為2.957mW。模擬結(jié)果表明,在速度一定的條件下,與采用數(shù)字電路實(shí)現(xiàn)的譯碼器相比,該模擬譯碼器在功耗和芯片面積上至少減少了一個數(shù)量級。該文的設(shè)計方法也適用于設(shè)計Turbo碼、LDPC碼等的模擬概率譯碼器,有望在功耗和芯片面積等方面得到良好的改善。 |
| 英文摘要: | |
| 外單位作者單位: | |
| 備注: | |
科研產(chǎn)出