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教育背景

1992.9－1996.7：天津大學(xué)電子工程系半導(dǎo)體器件與物理專業(yè)，獲工學(xué)學(xué)士學(xué)位 ；

1996.9－1999.7：中國科學(xué)院微電子研究所，微電子學(xué)與固體電子學(xué)專業(yè)，獲工學(xué)碩士學(xué)位 ；

2000.3－2003.3：中國科學(xué)院微電子研究所，微電子學(xué)與固體電子學(xué)專業(yè)，獲工學(xué)博士學(xué)位；

工作簡歷

1997.9－2003.3：中國科學(xué)院微電子研究所硅器件與集成技術(shù)研究室（一室），任研究助理，從事新型硅基CMOS器件與深亞微米集成電路技術(shù)研究

2003.7－2010.7：韓國三星電子（集團(tuán)）綜合技術(shù)院半導(dǎo)體研究室，任高級研究員，從事高性能多晶硅與新型氧化物薄膜晶體管的研究，負(fù)責(zé)過兩個(gè)項(xiàng)目的研究

2010.8至今：中國科學(xué)院微電子研究所先導(dǎo)工藝研發(fā)中心（十室），任研究員，從事納米CMOS器件、集成電路先進(jìn)工藝技術(shù)、納米材料器件、硅基輻射傳感器等方向研究

2015.10至今：中國科學(xué)院微電子器件和集成技術(shù)重點(diǎn)實(shí)驗(yàn)室副主任

2017.4至今：中國科學(xué)院微電子研究所先導(dǎo)工藝研發(fā)中心（十室）副主任，

（ 1 ） 22納米關(guān)鍵工藝技術(shù)先導(dǎo)研究與平臺建設(shè), 參與, 國家級, 2009-01--2014-04

（ 2 ） 16納米硅基三維器件復(fù)合應(yīng)變溝道集成, 主持, 市地級, 2011-01--2014-01

（ 3 ） 集成電路關(guān)鍵技術(shù)研究, 主持, 部委級, 2011-01--2014-01

（ 4 ） 體硅FinFET 與關(guān)鍵工藝研究, 主持, 國家級, 2013-01--2015-12

（ 5 ） 先進(jìn)同步輻射探測技術(shù), 參與, 部委級, 2013-01--2016-12

（ 6 ） 用于同步輻射的硅像素探測器關(guān)鍵技術(shù)研究, 主持, 國家級, 2014-01--2018-12

（ 7 ） 14nm FinFET關(guān)鍵工藝技術(shù)優(yōu)化研究, 主持, 院級, 2015-01--2018-12

（ 8 ） 半導(dǎo)體二維原子晶體材料的器件構(gòu)建、集成與性能, 主持, 國家級, 2016-07--2020-07

（ 9 ） 小像素二維探測器, 參與, 國家級, 2017-01--2020-12

（ 10 ） 基于多元硅漂移探測器的高效同步輻射熒光譜儀, 主持, 部委級, 2017-01--2018-12

（ 11 ） 5nm可集成堆疊納米線環(huán)柵器件和新型FinFET及關(guān)鍵工藝, 主持, 國家級, 2017-01--2020-12

在國內(nèi)外知名半導(dǎo)體電子器件雜志（包括EDL、TED、APL等）上發(fā)表過60多篇學(xué)術(shù)論文，SCI他引次數(shù)超過600次，半導(dǎo)體電子器件領(lǐng)域頂級國際學(xué)術(shù)會議IEDM上發(fā)表論文4次。

（1） FinFET With Improved Subthreshold Swing and Drain Current Using 3-nm Ferroelectric Hf0.5Zr0.5O2, IEEE ELECTRON DEVICE LETTERS, VOL. 40, NO. 3, MARCH 2019: 367-370, 2019, 通訊作者

（2） The Effect of Thermal Treatment Induced Performance Improvement for Charge Trapping Memory with Al2O3/(HfO2)0.9(Al2O3)0.1 /Al2O3 Multilayer Structure, ECS Journal of Solid State Science and Technology, 2018, 7 (12): Q229-Q234, 2018, 通訊作者

（3） Comparative Investigation of Flat-Band Voltage Modulation by Nitrogen Plasma Treatment for Advanced HKMG Technology, ECS Journal of Solid State Science and Technology，2018, 7 (8): Q152-Q158., 2018, 通訊作者

（4） Improvement of Operation Characteristics for MONOS Charge Trapping Flash Memory with SiGe Buried Channel, CHINESE PHYSICS LETTERS, 2018, 35 (5): 057302.1-5., 2018, 通訊作者

（5） Novel GAA Si Nanowire p-MOSFETs With Excellent Short-Channel Effect Immunity via an Advanced Forming Process, IEEE ELECTRON DEVICE LETTERS, 2018, 39 (4): 464-467., 2018, 通訊作者

（6） Investigation for the Feasibility of High-Mobility Channel in 3D NAND Memory, ECS Journal of Solid State Science and Technology, 2018, 7 (5) : Q75-Q79, 2018, 通訊作者

（7） Performance Enhancement for Charge Trapping Memory by Using Al2O3/HfO2/Al2O3 Tri-Layer High-k Dielectrics and High Work Function Metal Gate, ECS Journal of Solid State Science and Technology, 2018, 7 (6): N91-N95, 2018, 通訊作者

（8） Improved Operation Characteristics for Nonvolatile Charge-Trapping Memory Capacitors with High-Dielectrics and SiGe Epitaxial Substrates, CHINESE PHYSICS LETTERS, 2017, 34 (9): 097304.1-5, 2017, 通訊作者

（9） Fabrication and Characterization of p-Channel Charge Trapping Type FOI-FinFET Memory with MAHAS Structure, ECS Journal of Solid State Science and Technology, 2017, 6 (10): Q136-Q142, 2017, 通訊作者

（10） Study of sigma-shaped source/drain recesses for embedded-SiGe pMOSFETs, Microelectronic Engineering, 2017, 181: 22–28, 2017, 通訊作者

（11） 垂直納米線晶體管的制備技術(shù), 半導(dǎo)體技術(shù), 2017, 通訊作者

（12） Process optimizations to recessed e-SiGe source/drain for performance enhancement in 22 nm all-last high-k/metal-gate pMOSFETs, Solid-State Electronics, 2016, 123: 38–43, 2016, 通訊作者

（13） Study of Silicon Pixel Sensor for Synchrotron Radiation Detection, Chinese Physics C, 2016, 通訊作者

（14） 小尺寸器件的金屬柵平坦化新技術(shù), 真空科學(xué)與技術(shù)學(xué)報(bào), 2016, 第 2 作者

（15） Novel 14-nm Scallop-Shaped FinFETs (S-FinFETs) on Bulk-Si Substrate, Nanoscale Research Letters, 2015, 通訊作者

（16） Gate-All-Around Silicon Nanowire Transistors with Channel-Last Process on Bulk Si Substrate, IEICE Electronics Express, 2015, 通訊作者

（17） Device parameter optimization for sub-20 nm node HK/MG-last bulk FinFETs, Journal of Semiconductors, 2015, 通訊作者

（18） 單型摻雜柱電極的3D硅像素探測器的器件與制造工藝研究, 半導(dǎo)體光電, 2015, 通訊作者

（19） 3D硅基探測器研究現(xiàn)狀, 電子元件與材料, 2015, 通訊作者

（20） Self-Aligned Fin-On-Oxide (FOO) FinFETs for Improved SCE Immunity and Multi-VTH Operation on Si Substrate, ECS Solid State Letters, 2015, 通訊作者

（21） Structure design and film process optimization for metal-gate stress in 20 nm nMOS devices, Journal of Semiconductors, 2013, 通訊作者

（22） CMP-Less Planarization Technology with SOG/LTO Etchback for Low-Cost High-k/Metal Gate-Last Integration, ECS Journal of Solid State Science and Technology, 2013, 通訊作者

（23） Low-Temperature-Grown Transition Metal Oxide Based Storage Materials and Oxide Transistors for High-Density Non-volatile Memory, Advanced Functional Materials, 2009, 第 4 作者

（24） Double gate GaInZnO thin film transistors, Applied Physics Letters, 2008, 第 2 作者

（25） Short Channel Characteristics of Gallium–Indium–Zinc–Oxide Thin Film Transistors for Three-Dimensional Stacking Memory, IEEE Electron Device Letters, 2008, 第 3 作者

（26） Program/Erase Characteristics of Amorphous Gallium Indium Zinc Oxide Nonvolatile Memory, IEEE Transactions on Electron Devices, 2008, 第 1 作者

（27） Fully transparent nonvolatile memory employing amorphous oxides as charge trap and transistors channel layer, Applied Physics Letters, 2008, 第 1 作者

（28） Scalable 3-D Fin-Like Poly-Si TFT and Its Nonvolatile Memory Application, IEEE Transactions on Electron Devices, 2008, 第 1 作者

（1） 22-14納米集成電路器件工藝先導(dǎo)技術(shù), 二等獎(jiǎng), 國家級, 2017（排名第4）

（2） 22納米集成電路核心工藝技術(shù)及應(yīng)用, 一等獎(jiǎng), 省級, 2016（排名第10）

（3） 極大規(guī)模集成電路關(guān)鍵技術(shù)研究集體, 一等獎(jiǎng), 院級, 2014（排名第10）