| 專利名稱: | 萬(wàn)門(mén)級(jí)互補(bǔ)場(chǎng)效應(yīng)晶體管集成電路的制造方法 |
| 專利類別: | |
| 申請(qǐng)?zhí)?/strong>: | 96109872.4 |
| 申請(qǐng)日期: | 1996-09-25 |
| 專利號(hào): | CN1149200 |
| 第一發(fā)明人: | 黃令儀 陳曉東 朱亞江 |
| 其它發(fā)明人: | |
| 國(guó)外申請(qǐng)日期: | |
| 國(guó)外申請(qǐng)方式: | |
| 專利授權(quán)日期: | |
| 繳費(fèi)情況: | |
| 實(shí)施情況: | |
| 專利證書(shū)號(hào): | |
| 專利摘要: | 本ＣＭＯＳ晶體管ＶＬＳＩ的制造方法包括下列步驟：依據(jù)集成電路邏輯功能，確定晶體管的長(zhǎng)寬比值；選擇時(shí)序組件，建立內(nèi)部單元庫(kù)及Ｉ／Ｏ單元庫(kù)；進(jìn)行邏輯模擬、布局和布線；預(yù)埋多個(gè)延遲組件；工藝加工和測(cè)試分析；以及調(diào)整時(shí)序。本方法，庫(kù)的負(fù)載能力和性能良好，版圖面積得到優(yōu)化。由于預(yù)埋了延遲組件，即使工藝流程結(jié)束后發(fā)現(xiàn)了局部時(shí)序出錯(cuò)，也只需修改少數(shù)掩膜版和工序，就可ＶＬＳＩ完成的制造，因而降低了制造成本。 |
| 其它備注: | |
科研產(chǎn)出