| 專利名稱: | 40位帶舍入功能的快速累加累減器電路實現(xiàn)結(jié)構(gòu) |
| 專利類別: | |
| 申請?zhí)?/strong>: | 03155314.1 |
| 申請日期: | 2003-08-26 |
| 專利號: | CN1591824 |
| 第一發(fā)明人: | 李鶯 陳杰 |
| 其它發(fā)明人: | |
| 國外申請日期: | |
| 國外申請方式: | |
| 專利授權(quán)日期: | |
| 繳費情況: | |
| 實施情況: | |
| 專利證書號: | |
| 專利摘要: | 一種40位帶舍入功能的快速累加累減器電路實現(xiàn)結(jié)構(gòu)，包括一加法壓縮模塊用于將兩個輸入操作數(shù)中的高25位和一位舍入操作數(shù)壓縮成兩個25位操作數(shù)供加法器運算；一減法壓縮模塊用于將兩個輸入操作數(shù)中的高25位和一位舍入操作數(shù)壓縮成兩個25位操作數(shù)，供減法器運算；一加法運算模塊用于將加法壓縮模塊輸出的兩個25位操作數(shù)累加；一減法運算模塊用于將減法壓縮器模塊輸出的兩個25位操作數(shù)累減；一15位加法器用于將40位操作數(shù)中的低15位進(jìn)行累加運算；一15位減法器用于將40位操作數(shù)中的低15位進(jìn)行累減運算；一40位運算結(jié)果選擇多選器，用于對分別由加法運算模塊和減法運算模塊輸出的兩個40位操作數(shù)進(jìn)行選擇作為最終結(jié)果送出。 |
| 其它備注: | |
科研產(chǎn)出