| 專利名稱: | 一種面向同構(gòu)多核處理器的可測性設(shè)計方法 |
| 專利類別: | |
| 申請?zhí)?/strong>: | 200810226685.6 |
| 申請日期: | 2008-11-19 |
| 專利號: | CN101738580A |
| 第一發(fā)明人: | 梁利平 王志君 |
| 其它發(fā)明人: | |
| 國外申請日期: | |
| 國外申請方式: | |
| 專利授權(quán)日期: | |
| 繳費情況: | |
| 實施情況: | |
| 專利證書號: | |
| 專利摘要: | 本發(fā)明公開了一種面向同構(gòu)多核處理器的可測性設(shè)計方法，該方法采用多條掃描鏈結(jié)構(gòu)，將每個處理器核劃分為一條或多條掃描鏈，將外圍電路也劃分為一條或多條掃描鏈。利用本發(fā)明，在芯片測試時，測試數(shù)據(jù)由M×N+K個測試數(shù)據(jù)輸入端口輸入，進行M×N+K條掃描鏈并行掃描，從而大大地縮短了測試時間。而且一部分掃描鏈是相同結(jié)構(gòu)的，測試碼復雜度也減少，這些都能縮減測試成本。在測試同構(gòu)多核處理器中任一單核性能時，只需選擇其中若干條掃描鏈，達到了“旁路”其余處理器核的效果。 |
| 其它備注: | |
科研產(chǎn)出